OBJECTIFS : Le sujet de ce stage concerne le durcissement (c’est-à-dire l’augmentation de la robustesse) d’un récepteur cellulaire de technologie CDMA face aux brouilleurs pouvant être présentes lors de la réception. Nous nous plaçons dans l’optique d’une modification matérielle «mineure» des récepteurs CDMA existants qui est celle d’un traitement après conversion numérique, mais avant les boucles. Cette approche est dite de pré-corrélation car les boucles qui suivent réalise l’opération de corrélation et de poursuite du maximum de corrélation. Ce stage s’oriente vers le design d’une technique militaire de résistance au brouillage (anti-jamming) pour les récepteurs à spectre étalé par filtrage ADP (Amplitude Domain Processing) dans le domaine des fréquences. JUSTIFICATION : Il existe un besoin toujours croissant pour des dispositifs d’anti-brouillage que ce soit pour les civils ou militaires. En effet, la pollution électromagnétique est en continuelle croissance due à l’accroissement du nombre de systèmes de communication. La technologie ADP n’existe pas sur le marché pour le domaine du civil et elle possède un grand potentiel pour le marché du cellulaire. Elle a depuis son origine fait l’objet de confidentialité militaire par les organismes de recherche américains. Ce projet de recherche s’oriente vers la réalisation et l’évaluation des performances du filtre ADP dans le domaine des fréquences et la conception d’un ASIC. MÉTHODOLOGIE : Ce stage concerne une étude d’investigation par R&D pour la réalisation d’une technique de robustesse aux brouilleurs connue sous le nom d’ADP pour Amplitude Domain Processing. La phase I de l’étude concerne l’analyse bibliographique, la prise de connaissance de rapports existants sur le sujet et la compréhension de l’analyse théorique sur l’origine de la Technique ADP. La phase 2 s’oriente vers la conclusion de la mise en œuvre dans un composant FGPA du filtre ADP dans le domaine des fréquences. Le filtre FADP est presque complètement fonctionnel dans un composant FPGA Virtex II. L’objectif est de compléter les évolutions du filtre dans un composant Virtex II pour son intégration à un récepteur GPS puisque les avantages du filtre FADP sont nombreux. La phase 3 est l’analyse des performances temps réel du filtre ADP en fréquence et des résultats de robustesse obtenus et le passage la conception d’un ASIC FADP avec la CMC. La phase 4 est une synthèse des travaux concernant la réalisation du filtre ADP en fréquence dans un composant ASIC dédié. Effectivement, l’objectif final est la conception d’un ASIC à partir de la conception FPGA. L’ASIC ADPF sera intégré à un récepteur GPS de la compagnie CMC et éventuellement dans les différentes technologies de téléphones cellulaires. CONCLUSION PRÉVUE ET IMPACT INDUSTRIEL : L’état de l’art actuel utilise des techniques très coûteuses principalement utilisées par les militaires (antennes adaptatives, filtres très complexes). Aucune solution est actuellement utilisée par les civiles. Les intétêts concernent : Grandes Performances, nouveauté, originalité, simplicité, grande utilité, grandeur du marché commercial, accroissement du marché en CDMA. Place du Projet dans la Stratégie des Entreprises : Ce projet touche à des aspects critiques (qualité de service, intégrité, sécurité, disponibilité du service, etc) des réseaux de communication sans fils qui sont en constantes croissances dans notre société. Les retombées de ce projet sont énormes et de nombreuses sociétés sont dans l’attente d’une telle expertise technologique. Matériel de Travail Nécessaire : L’étudiant aura besoin du matériel suivant: Ordinateur IBM PC. Logiciel de VHDL pour FPGA et ASIC (ex : Synopsys, etc). Références Bibliographiques préalablement sélectionnées. Ce matériel est disponible au Laboratoire 3D ÉTSNAV de l’ÉTS et sera accessible à l’étudiant. S’agit-il d’un Travail d’Equipe ? Le stagiaire travaillera étroitement avec son directeur de stage, les membres de la division 3DÉTSNAV du LACIME (Laboratoire de Communication et d’Intégration de la Micro-Electronique : www.etsmtl.ca/lacime). Cependant, il devra démontré un degré d’autonomie dans la recherche et l’analyse du projet. Des notions de programmation VHDL sont requises. Durée du stage : 4 à 8 mois (idéalement 6 mois)
